PhySim Electronic Technology Co., Ltd.
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中道晶圓級封裝技術
面向先進封裝的技術需求
12寸晶圓銅柱凸塊（Cu Pillar）技術
12寸晶圓級封裝（WLCSP）技術
12寸+扇出封裝（Fan out WLP）技術
12寸硅轉接板（Si Interposer）技術
中道晶圓級封裝技術之一：RDL
Redistribution Layers（RDL）
目前5um線寬線距RDL可實現高良率生產;
已實現3層RDL工藝開發完畢并應用于產品；
絕緣層目前應用在產品中已達到20um以上；
發展趨勢:線寬線距<2um，層數>3層。
3um/3um
5um/5um
2 metal layers with PL via
Dense 5um/5um
RDL with 2 layers
Bump側視圖
中道晶圓級封裝技術之二：TSV
Through Silicon Via（TSV）
TSV工藝目前主要應用于硅轉接板、 MEMS/CIS/指紋芯片的WLP封裝、內存芯片等數字芯片的3D封裝；
TSV工藝的主要技術指標：深寬比、孔最小間距等；
目前深圳中科TSV工藝已經實現10:1深寬比直孔，深孔TSV可量產，孔內金屬填充無孔洞。其余3:1直孔TSV等Via Last工藝也可實現量產，通過可靠性測試。
典型的TSV工藝流程
中道晶圓級封裝技術之三：Bumping
Bumping Process
Bumping泛指所有的凸點制備工藝；
Bumping的主要制備方法主要包括電鍍、印刷、植球；
Bumping工藝的主要技術指標：凸點間距、凸點直徑、凸點高度；
常規FC Bumping深圳中科實現最小間距80um量產；
Micro Bumping實現40um量產，開發完成25um間距。
中道晶圓級封裝技術工藝能力
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晶圓級封裝
Wafer Level Package
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凸塊
Bumping
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扇入型晶圓級封裝
Fan-In WLP
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扇出型晶圓級封裝
Fan-Out WLP
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硅轉接板
TSV Interposer
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直孔晶圓級封裝
Via Last TSV WLP
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8”/12”
Cu Pillar
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8”/12”
1P1M
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12”
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MAX
10:100 TSV
Interposer
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12”
CIS TSV WLP
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8”/12”
Sn-Ag
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8”/12”
2P2M
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8”
MEMS TSV WLP
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12” Au
(Planning)
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12”
FI TSV WLP
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|
12”
u-Bump
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| SiP封裝設計/基板設計/電、熱、應力仿真 | ||||
| 失效分析試驗室 | ||||
| 可靠性分析實驗室 | ||||
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