產(chǎn)業(yè)觀察 | 深入剖析《集成芯片與芯粒技術(shù)白皮書》

前言

集成芯片與芯粒技術(shù)，作為持續(xù)推動摩爾定律發(fā)展、實(shí)現(xiàn)集成電路性能顯著提升的關(guān)鍵路徑，已日益顯現(xiàn)出其重要性和潛力。2023年10月，集成芯片前沿技術(shù)科學(xué)基礎(chǔ)專家組聯(lián)合中國計(jì)算機(jī)學(xué)會集成電路與容錯(cuò)計(jì)算專業(yè)委員會，正式發(fā)布了《集成芯片與芯粒技術(shù)白皮書》。白皮書全面概述了集成芯片與芯粒技術(shù)，并揭示了其在集成電路領(lǐng)域的重要性和潛力。通過分析這些技術(shù)的原理、發(fā)展歷程和應(yīng)用領(lǐng)域，展示了該領(lǐng)域前沿動態(tài)和未來的發(fā)展方向。

本文旨在全面而系統(tǒng)地闡述該白皮書的核心要點(diǎn)，討論集成芯片與芯粒技術(shù)的歷史演進(jìn)路徑及未來可能的發(fā)展趨勢。
 

集成芯片與芯粒技術(shù)的定義

傳統(tǒng)集成電路是通過將大量晶體管集成制造在一個(gè)硅襯底的二維平面上形成的芯片。集成芯片是指先將晶體管集成制造為特定功能的芯粒(chiplet)，再按照應(yīng)用需求將芯粒通過半導(dǎo)體技術(shù)集成制造為芯片。其中，芯粒(Chiplet)是指預(yù)先制造好、具有特定功能、可組合集成的晶片(Die)，也有稱為“小芯片”，其功能可包括通用處理器、存儲器、圖形處理器、加密引擎、網(wǎng)絡(luò)接口等 。

集成芯粒技術(shù)，作為一種先進(jìn)的半導(dǎo)體技術(shù)，其核心在于將多個(gè)具備特定功能的芯粒進(jìn)行整合，從而創(chuàng)造出一種集高性能與多功能性于一身的新型芯片集成方案。相較于傳統(tǒng)的集成電路技術(shù)，該技術(shù)成功地突破了單芯片制造在面積上的限制，進(jìn)而實(shí)現(xiàn)了更高的集成密度與計(jì)算能力。

集成芯粒技術(shù)充分利用了芯粒的復(fù)用性與組合性，使得該技術(shù)能夠迅速響應(yīng)并適應(yīng)多樣化的應(yīng)用需求。同時(shí)，通過引入敏捷制造的理念，該技術(shù)有效地解決了芯片個(gè)性化與通用性之間
此外，白皮書進(jìn)一步指出：

“集成芯片采用系統(tǒng)工程學(xué)的原理，是集成電路性能提升的第三條路徑, 將引導(dǎo)集成電路設(shè)計(jì)的新范式。”

集成芯片設(shè)計(jì)對比傳統(tǒng)的集成電路單芯片設(shè)計(jì)，有如下優(yōu)勢：

•更大的芯片尺寸，突破目前的制造面積局限，推動芯片集成度和算力持續(xù)提升;

•突破傳統(tǒng)封裝的互連帶寬、封裝瓶頸;

•芯粒級的IP 復(fù)用/芯粒預(yù)制組合，實(shí)現(xiàn)芯片的敏捷設(shè)計(jì);

•更好地控制制造過程，減少制造缺陷率和成本;

•實(shí)現(xiàn)更多種類的新型芯片。

集成芯片的架構(gòu)與電路設(shè)計(jì)

集成芯片領(lǐng)域迎來了一種革命性的設(shè)計(jì)新途徑，即自上而下的“分解-整合-集成”模式。在此模式下，無論是分解還是整合芯粒，都伴隨著復(fù)雜且精細(xì)的優(yōu)化需求，這些需求遠(yuǎn)遠(yuǎn)超出了人工設(shè)計(jì)的處理能力，尤其是在面對龐大的解空間時(shí)。因此，白皮書深入剖析了在架構(gòu)布局與電路設(shè)計(jì)層面所面臨的六項(xiàng)關(guān)鍵挑戰(zhàn)：

1.分解與組合難題

在芯粒分解過程中，必須全面考量成本、安全性及系統(tǒng)性能等多重約束條件下的優(yōu)化問題。當(dāng)前，芯粒分解方案多依賴于設(shè)計(jì)人員的經(jīng)驗(yàn)，這種手工分解方式難以全面覆蓋所有潛在的設(shè)計(jì)空間，因而往往難以達(dá)到最優(yōu)的效益與成本平衡。同樣，在當(dāng)前的芯粒組合實(shí)踐中，設(shè)計(jì)人員需基于用戶的具體需求與優(yōu)化目標(biāo)，從龐大的芯粒庫中仔細(xì)篩選并搭配出最優(yōu)的芯粒組合方案。然而，這一過程往往依賴于手動設(shè)計(jì)，導(dǎo)致集成效率低下，且難以實(shí)現(xiàn)深度的優(yōu)化效果。因此，自動化芯粒組合技術(shù)的研究與發(fā)展顯得尤為重要。

2.芯粒間互連網(wǎng)絡(luò)

白皮書指出，在片上網(wǎng)絡(luò)與基板網(wǎng)絡(luò)的設(shè)計(jì)架構(gòu)中，存在三項(xiàng)至關(guān)重要的核心技術(shù)，即互連拓?fù)洹⒙酚刹呗砸约叭蒎e(cuò)機(jī)制。當(dāng)前，互連拓?fù)漕I(lǐng)域正面臨一個(gè)顯著挑戰(zhàn)，即通用性與性能之間的平衡問題。在集成芯片的設(shè)計(jì)中，路由算法的設(shè)計(jì)必須兼顧多個(gè)核心特性，包括拓?fù)錈o關(guān)性、完全可達(dá)性、故障獨(dú)立性和可擴(kuò)展性。為了優(yōu)化系統(tǒng)的容錯(cuò)效能，可以采用能夠容忍故障并提供冗余路徑的結(jié)構(gòu)布局方式。

3.多芯粒系統(tǒng)的存儲架構(gòu)

在集成芯片系統(tǒng)中，多芯粒的存儲架構(gòu)作為核心組件，對提升訪存效能及降低功耗具有顯著影響。此架構(gòu)與傳統(tǒng)眾核或服務(wù)器芯片的存儲設(shè)計(jì)存在諸多共通之處，其核心優(yōu)化目標(biāo)聚焦于增強(qiáng)訪存效率與縮減目錄管理等額外成本。據(jù)此，多芯粒系統(tǒng)的存儲架構(gòu)優(yōu)化策略聚焦于兩個(gè)核心維度：一是多級存儲結(jié)構(gòu)的精細(xì)組織與配置，二是存儲管理的優(yōu)化與革新。白皮書明確指出，存儲結(jié)構(gòu)的組織模式正經(jīng)歷從傳統(tǒng)平面架構(gòu)向更為高效的垂直架構(gòu)轉(zhuǎn)型的深刻變革。

4.芯粒互連的接口協(xié)議

面向芯粒的接口協(xié)議主要分為物理層接口協(xié)議與完整的協(xié)議棧兩大類別。其中，多數(shù)物理層接口協(xié)議或標(biāo)準(zhǔn)聚焦于引腳定義、電氣特性、bump map等基礎(chǔ)性特征，旨在確保數(shù)據(jù)比特流能夠?qū)崿F(xiàn)點(diǎn)對點(diǎn)傳輸。協(xié)議棧則進(jìn)一步細(xì)化了路由策略、數(shù)據(jù)結(jié)構(gòu)、可靠傳輸機(jī)制、一致性要求以及流量控制等方面的規(guī)范，從而能夠構(gòu)建出端到端的可靠數(shù)據(jù)傳輸體系。芯粒互聯(lián)協(xié)議應(yīng)當(dāng)實(shí)現(xiàn)與廠商、架構(gòu)以及制造工藝的解耦，以確保其具備廣泛的兼容性和高度的開放性。這一特性對于滿足芯粒異構(gòu)互聯(lián)以及跨廠商互聯(lián)的實(shí)際需求至關(guān)重要。

5.芯粒間的高速接口電路

芯粒間的高速接口電路涵蓋了幾類：一是專為2.5D/3D集成工藝設(shè)計(jì)的有線(Wireline)并行通信接口;二是基于電感耦合原理的無線互連通信接口;三是實(shí)現(xiàn)高帶寬傳輸?shù)墓怆娀ミB接口。據(jù)相關(guān)白皮書闡述，當(dāng)前高速接口電路領(lǐng)域仍面臨一系列亟需突破的關(guān)鍵挑戰(zhàn)，包括但不限于開發(fā)能夠克服功耗瓶頸的新型電路、研制能夠兼容不同信道的可重構(gòu)收發(fā)機(jī)、建立自適應(yīng)的檢測與校正機(jī)制，以及實(shí)現(xiàn)接口電路跨工藝自動化遷移的技術(shù)方案等。

6.集成芯片大功率供電電路

當(dāng)前，單顆高性能芯片的功耗普遍位于百瓦級別，具體實(shí)例包括Intel第13代CPU的PL2 TDP高達(dá)219W，以及NVIDIA H100 GPU的TDP達(dá)到350W。展望未來，當(dāng)集成芯片擴(kuò)展至百芯粒規(guī)模時(shí)，其供電需求將急劇增加至數(shù)千瓦乃至萬瓦級別。針對此，集成芯片的大功率供電需求迫切要求我們在多級供電架構(gòu)、電源分配網(wǎng)絡(luò)以及無源器件集成等多個(gè)關(guān)鍵領(lǐng)域進(jìn)行深入研究。這些研究旨在確保集成芯片的供電穩(wěn)定性，同時(shí)提升供電效率，并進(jìn)一步減小供電系統(tǒng)的整體體積。
 

集成芯片EDA和多物理仿真

集成芯片對自動化設(shè)計(jì)方法與EDA工具的新需求

集成芯片的規(guī)模顯著超出常規(guī)單芯片，鑒于此，針對集成芯片的設(shè)計(jì)工作，需要更多的功能的自動化設(shè)計(jì)EDA 工具，包括：

•集成芯片的系統(tǒng)規(guī)劃與分解組合

•芯粒設(shè)計(jì)

•硅基板(Interposer)和封裝設(shè)計(jì)

•3D 協(xié)同優(yōu)化設(shè)計(jì)

•系統(tǒng)級驗(yàn)證與多物理場仿真

集成芯片的自動化設(shè)計(jì)方法與 EDA 工具

芯粒間互連線的電磁場仿真與版圖自動化

隨著芯粒數(shù)量和種類的顯著增長，芯粒之間的互連線數(shù)量也急劇攀升。由于片上布線與芯粒間布線在基礎(chǔ)電學(xué)約束方面存在顯著差異，因此，現(xiàn)有的針對片上布線的EDA工具在應(yīng)用于集成芯片的片間布線時(shí)面臨挑戰(zhàn)。2.5D/3D集成工藝中引入的微凸點(diǎn)和TSV結(jié)構(gòu)，其復(fù)雜的寄生效應(yīng)對信號的影響難以通過傳統(tǒng)的RLC集總電路模型進(jìn)行精確評估。

白皮書中認(rèn)為：

增強(qiáng)電場積分方程方法是一種針對分層互連線結(jié)構(gòu)進(jìn)行電磁仿真的有效方法。相比有限元，計(jì)算速度慢，消耗資源多，需要對整個(gè)空間進(jìn)行網(wǎng)格劃分，不適合求解開放空間和時(shí)變問題。

芯粒尺度的電—熱—力多場耦合仿真

隨著電路特征尺寸的持續(xù)縮減以及封裝系統(tǒng)復(fù)雜性的顯著提升，(例如集成芯片)技術(shù)的快速發(fā)展，封裝設(shè)計(jì)領(lǐng)域正面臨前所未有的挑戰(zhàn)，必須解決在高頻、高功率及應(yīng)力變化等條件下的電磁分布效應(yīng)、熱效應(yīng)及力學(xué)效應(yīng)問題。鑒于特征尺寸的縮減與功率的增強(qiáng)，溫度呈現(xiàn)顯著上升趨勢，尤其是在熱點(diǎn)區(qū)域，此現(xiàn)象將不可避免地削弱電子封裝的性能及縮短其使用壽命，并可能因電遷移作用而引發(fā)金屬化失效。此外，大幅的溫度梯度與不匹配的熱膨脹系數(shù)將催生誘導(dǎo)熱應(yīng)力，此類應(yīng)力有可能引發(fā)芯粒的機(jī)械故障，具體表現(xiàn)為分層、剝離等現(xiàn)象。鑒于此，需要一種集成了電-熱-力多物理場耦合技術(shù)的計(jì)算機(jī)輔助設(shè)計(jì)方法，以全面且同步地應(yīng)對電氣與熱管理方面的挑戰(zhàn)。

集成芯片的可測性和測試

集成芯片的可測性和測試技術(shù)在提升制造良率、精確定位缺陷位置及增強(qiáng)集成芯片可靠性方面扮演著核心角色。因此，深入探究一系列關(guān)鍵技術(shù)，如最大公約芯粒測試集的構(gòu)建、互連線冗余設(shè)計(jì)的優(yōu)化、協(xié)議修復(fù)機(jī)制的完善、可測試性結(jié)構(gòu)的精心設(shè)計(jì)、全生命周期管理的實(shí)施以及有源硅基板測試的精確執(zhí)行等，顯得尤為重要。這些技術(shù)的應(yīng)用，旨在實(shí)現(xiàn)缺陷的快速識別、高效替換或修復(fù)，進(jìn)而顯著提升集成芯片的制造良率，并有效壓縮制造成本。

集成芯片特色制造工藝

RDL/硅基板(INTERPOSER)制造工藝

相較于傳統(tǒng)的封裝基板(Substrate)級 2D 互聯(lián)技術(shù)，集成芯片工藝融入了銅互連等先進(jìn)的芯片制造技術(shù)，從而催生出了具備新型形態(tài)與功能特性的芯粒。其中，最具代表性的元素即為2.5D集成技術(shù)中的硅基板(Interposer)。硅基板通過微凸點(diǎn)(Micro-bump)和C4凸點(diǎn)(C4 bump)與上層的芯粒以及底層的封裝基板實(shí)現(xiàn)電信號的連接。在2.5D集成芯片中，硅基板的面積直接決定了整個(gè)集成芯片的面積。

•單芯片制造的最大面積上限由光刻機(jī)的光罩尺寸(reticle)決定，如何實(shí)現(xiàn)超過3-4個(gè)光罩尺寸的硅基板是一項(xiàng)重要的課題

•TSV的深度一般小于硅片的厚度，因此需要將硅基板減薄到100微米以下，大面積硅基板易發(fā)生翹曲，甚至斷裂

•多次曝光/拼接縫合(stiching)技術(shù)、高密度高深寬比的TSV工藝也是硅基板制造中的難題

高密度凸點(diǎn)鍵合和集成工藝

在集成芯片領(lǐng)域內(nèi)，互連密度已經(jīng)實(shí)現(xiàn)了從傳統(tǒng)百微米級節(jié)距向微米級節(jié)距的顯著提升，并且正迅速向更為精細(xì)的亞微米級節(jié)距邁進(jìn)。鑒于大規(guī)模芯粒及其封裝結(jié)構(gòu)所呈現(xiàn)的高度復(fù)雜性、高密度互連特性及超高密度鍵合要求，其封裝設(shè)計(jì)過程中的缺陷預(yù)測與抑制面臨顯著挑戰(zhàn)。因此，深入研究并發(fā)展高密度、高可靠性的凸點(diǎn)鍵合及集成工藝顯得尤為迫切。在三維空間內(nèi)，芯片 / 芯粒間互連可分為三類：

•芯粒表面與外界的垂直互連通道，包括傳統(tǒng)的凸點(diǎn)、微凸點(diǎn)和新興的混合鍵合互連界面，已逼近10微米的物理極限

•芯粒間水平互連導(dǎo)線，主要指基板或重布線層的導(dǎo)線陣列，向亞微米級節(jié)距進(jìn)行快速微縮

•芯粒內(nèi)部的垂直通孔結(jié)構(gòu)，即硅通孔，主要實(shí)現(xiàn)多層芯粒堆疊中的互連

白皮書認(rèn)為，混合鍵合可有效突破 10微米極限，向亞微米級節(jié)距進(jìn)行快速微縮。與凸點(diǎn)鍵合相比，混合鍵合具有結(jié)構(gòu)、材料上根本的革新，并帶來顯著的性能優(yōu)勢：

•采用內(nèi)嵌式超平表面銅接口，避免了鍵合對準(zhǔn)過程中接口倒塌變形、鍵合空洞及相應(yīng)失效風(fēng)險(xiǎn);

•采用預(yù)填充式無機(jī)介電層，相比于傳統(tǒng)有機(jī)底填料，顯著提高了熱穩(wěn)定性

但同時(shí)，混合鍵合面臨的挑戰(zhàn)包括：

•從當(dāng)前芯片后道工藝(BEoL)大馬士革工藝出發(fā)，制造適合混合鍵合的頂部金屬-介電層，保證高鍵合強(qiáng)度

•開發(fā)面向混合鍵合的高精度高潔凈度劃片技術(shù)，保證鍵合前后芯片邊緣無崩邊、隱裂

•控制晶圓整體翹曲和表面平整度，實(shí)現(xiàn)整片晶圓或芯片的無空洞完整鍵合

基于半導(dǎo)體精密制造的散熱工藝

芯片熱管理技術(shù)的發(fā)展歷程可以劃分為以下三個(gè)關(guān)鍵階段：逐層散熱的方法(可達(dá) 200)、芯片→熱沉→組件殼體散熱( 可達(dá)500)、近結(jié)點(diǎn)冷卻技術(shù)( 可達(dá)1000)。后兩類散熱工藝，需要全面考量材料的導(dǎo)熱效能、熱膨脹行為、電學(xué)性能以及加工制造工藝的可行性，以確保流-固-熱-力-電之間的兼容性。鑒于芯片內(nèi)部元件繁多且材料特性各異，常常還需在芯片層面集成微閥、連接管道等組件，這進(jìn)一步加劇了三維堆疊芯片內(nèi)部流體與電學(xué)連接的復(fù)雜性。因此，當(dāng)前亟需攻克的技術(shù)難點(diǎn)包括：近結(jié)點(diǎn)微通道設(shè)計(jì)的優(yōu)化與強(qiáng)化換熱策略、多層異質(zhì)界面封裝集成技術(shù)，以及芯粒集成芯片在熱-電-力-流協(xié)同設(shè)計(jì)技術(shù)。
 

集成芯片面臨的挑戰(zhàn)與機(jī)遇

最后，白皮書總結(jié)了集成芯片目前面臨的三大科學(xué)問題與十大技術(shù)難題：

三大科學(xué)問題

•芯粒的數(shù)學(xué)描述和組合優(yōu)化理論

•大規(guī)模芯粒并行架構(gòu)和設(shè)計(jì)自動化

•芯粒尺度的熱力電多場耦合機(jī)制與界面理論

十大技術(shù)難題

•芯粒的抽象描述問題

•復(fù)雜功能需求分解映射到大規(guī)模芯粒的問題

•多芯并行體系結(jié)構(gòu)和互連接口

•萬億晶體管芯片的仿真問題

•芯粒的測試和容錯(cuò)問題

•萬瓦功耗芯片散熱和供電問題

•大尺寸有源/無源硅基板的架構(gòu)設(shè)計(jì)與制造問題

•高速高密度連線的信號完整性問題

•芯粒級熱-力-電耦合仿真和工具

•大尺寸芯片的翹曲問題